ما یک پشتیبانی سخت‌افزاری نوین برای سه مدل حافظه‌ آزاد ، پایداری رهاسازی (RC)، آرایش نگهداری نسبی (PSO) و آرایش نگهداری کامل (TSO) در سیستم های چند‌هسته ای حافظه‌ی مشترک توزیع‌شده بر پایه‌ی شبکه روی چیپ (NoC) پیشنهاد کردیم. مدل RC به کاربرد یک روش بر پایه‌ی یک شمارشگر تبادل و یک دسته آدرس برای تقویت ترتیب‌های سراسری لازم روی عملیات حافظه‌ی مشترک شناخته‌می‌شود. مدل‌های PSO و TSO به کاربرد یک روش بر پایه‌ی یک شمارشگر تبادل نوشتاری و یک دسته آدرس نوشتاری برای تقویت ترتیب‌های سراسری لازم روی عملیات حافظه‌ی مشترک شناخته‌می‌شوند. در تجربیات، ما از یک پلتفورم قابل پیکربندی بر اساس یک شبکه‌ی NoC دوبعدی با استفاده از سیاست مسیریابی تغییر مکانی استفاده کردیم. نتایج نشان داد که در حجم کار علمی، زمان متوسط اجرا برای مدل‌های RC، PSO و TSO در شبکه‌ی ۸در۸ (۶۴ هسته) نسبت به مدل پایداری پیاپی (SC) به ترتیب ۸/۳۵%، ۷/۲۲% و ۵/۱۶% کاهش می‌یابد. میزان افزایش متوسط سرعت در حجم‌ کار کاربردی مختلف برای مدل‌های RC، PSO و TSO در شبکه‌ی ۸در۸ نسبت به مدل SC به ترتیب ۳/۳۴%، ۶/۱۰% و ۹/۸% افزایش یافت. هزینه‌ی سطحی در واسطه‌ی پردازنده برای مدل‌های RC، PSO و TSO نسبت به SC تنها ۲% افزایش داشت.

We propose a novel hardware support for three relaxed memory models, Release Consistency (RC), Partial Store Ordering (PSO) and Total Store Ordering (TSO) in Network-onChip (NoC) based distributed shared memory multicore systems. The RC model is realized by using a Transaction Counter and an Address Stack based approach to enforce the required global orders on the shared memory operations. The PSO and TSO models are realized by using a Write Transaction Counter and a Write Address Stack based approach to enforce the required global orders on the shared memory operations. In the experiments, we use a configurable platform based on a 2D mesh NoC using deflection routing policy. The results show that under synthetic workloads, the average execution time for the RC, PSO and TSO models in 8×8 network (64 cores) is reduced by 35.8%, 22.7% and 16.5% over the sequential consistency (SC) model, respectively. The average speedup for the RC, PSO and TSO models in 8×8 network under different application workloads is increased by 34.3%, 10.6% and 8.9% over the SC model, respectively. The area cost for the TSO, PSO and RC models is increased by less than 2% over the SC model at the interface to the processor.