به حداقل رساندن مدارهای ترکیبی سه تایی CNTFET با خنثی سازی تکنیک لیترال

Minimization of CNTFET Ternary Combinational Circuits Using Negation of Literals Technique

مجله  اشپرینگر – Springer

سال ۲۰۱۴

چکیده

یک طراحی چند-آستانه ای را می توان با استفاده از به کارگیری نانولوله های کربنی (CNTها) با قطرهای مختلف به دست آورد, زیرا ولتاژ آستانه ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) بستگی به قطر CNT دارد. در این مقاله، این ویژگی برای طراحی مدارهای منطقی سه گانه به منظور دستیابی به عملکرد بهبود یافته مورد استفاده قرار می گیرد. ما طراحی جدیدی را برای مدارهای ترکیبی سه تایی مبتنی بر-CNTFET مانند نیمه جمع کننده، جمع کننده کامل، نیمه کم کننده، کم کننده کامل و مقایسه کننده با استفاده از خنثی سازی تکنیک لیترال ارائه می نماییم. نتایج گسترده شبیه سازی با استفاده از شبیه ساز Synopsis HSPICE نشان می دهد که استفاده از بهبود ۵-۱۴۵ برابری تکنیک جدید در محصول تاخیر توان را می توان با تعداد کاهش یافته گیت ها در مقایسه با طراحی گیت ترکیبی سه تایی-باینری موجود به دست آورد.

Abstract

A multi-threshold design can be achieved by employing carbon nanotubes (CNTs) with different diameters, as the threshold voltage of the carbon nanotube field effect transistor (CNTFET) depends on the diameter of the CNT. In this paper, this feature is exploited to design ternary logic circuits for achieving improved performance. We presented new design for CNTFET-based ternary combinational circuits such as half adder, full adder, half subtractor, full subtractor and comparator using negation of literals technique. Extensive simulation results using Synopsis HSPICE simulator demonstrate that using new technique 5–۱۴۵ times improvement in power delay product can be achieved with reduced gate count compared to the existing ternary–binary combinational gate design.

دانلود رایگان مقاله انگلیسی

خرید ترجمه آماده ورد